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신재흥 (Jae-Heung Shin)

소속기관
대한전자공학회
소속부서
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직급
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ORCID
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연구경력
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주요 연구분야

  • 공학 > 전자/정보통신공학
  • 공학 > 컴퓨터학

저자의 연구 키워드

저자가 작성한 논문들의 주요 키워드입니다.

저자의 연구 키워드
#Bus-invert coding
#compression
#low power
#Run-length code
#scan testing

저자의 논문 현황

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  • 논문수35
  • 발행기간1990 ~ 2008
  • 이용수192
  • 피인용수0

논문제목를 인용한 논문목록입니다.

  • 피인용 논문 제목
    • 피인용 논문 저자
게시판 목록
논문명 저널명 발행연도 이용수 피인용수
Reduction of Test Data and Power in Scan Testing for Digital Circuits using the Code-based Technique 전자공학회논문지-IE 2008 29 0
BiCMOS 회로의 Stuck - Open 고장과 Stuck - On 고장 검출을 위한 테스트 패턴 생성 전자공학회논문지-C 1997 8 0
내장 자체 테스트를 위한 프로그래머블 공간 응답 압축기 설계 ( The Design Technique Or Programmable Space Response Compactors for BIST ) 대한전자공학회 학술대회 1996 0 0
전류 센서를 이용한 디지탈 논리 회로의 고장 검출 ( On the Detection of Faults on Digital Logic Circuits using Current Sensor ) 전자공학회논문지-A 1996 19 0
전류 경로 그래프를 이용한 BiCMOS회로의 단락고장 검출 ( On the Detection of Short Faults in BiCMOS Circuits using Current Path Graph ) 전자공학회논문지-A 1996 16 0
게이트 레벨 천이고장을 이용한 BiCMOS 회로의 Stuck-Open 고장 검출 ( Detection of Stuck-Open Faults in BiCMOS Circuits using Gate Level Transition Faults ) 전자공학회논문지-A 1995 8 0
전류 테스팅 기법을 이용한 CMOS 회로의 고장 검출 및 위치 결정 대한전자공학회 학술대회 1995 0 0
조합 논리 회로의 경로 지연고장 검출을 위한 효율적인 가중화 임의 패턴 생성 방법 ( An Efficient Weighted Random Pattern Generation Method for Detection of a Path Delay Fault in a Combinational Logic Circuits ) 대한전자공학회 학술대회 1995 2 0
Built-In 자체 테스트 기법을 이용한 비디오램의 효율적인 고장 검출 ( Efficient Fault Detection for Video RAMs Using Built-In Self-Testing Techniques ) 대한전자공학회 학술대회 1994 2 0
부가선을 이용한 의사 exhaustive 테스터블 PLA 설계 대한전자공학회 학술대회 1994 1 0
BiCMOS 회로에서의 Stuck-open 고장 검출을 위한 테스터블 설계 ( Testable Design for Detection of Stuck-open Faults in BiCMOS Circuits ) 대한전자공학회 학술대회 1994 1 0
부가선을 이용한 의사 exhaustive 테스터블 PLA 설계 ( Pseudo Exhaustive Testable PLA Design using the Extra lines ) 대한전자공학회 학술대회 1994 0 0
하이퍼 텍스트를 이용한 전자 종합 사전 시스템 설계 한국정보과학회 학술발표논문집 1994 14 0
역방향 마스크 기법에 의한 고속 경로 지연고장 시뮬레이션 ( High-Speed Path Delay Fault Simulation by a Backward Masking Technique ) 대한전자공학회 학술대회 1994 1 0
역방향 마스크 기법에 의한 고속 경로 지연고장 시뮬레이션 대한전자공학회 학술대회 1994 0 0
임계경로 추적을 이용한 VLSI회로의 지연 테스트 생성 알고리듬 ( A Delay Test Generation Algorithm for VLSI Circuits using the Critical Path Tracing ) 대한전자공학회 학술대회 1993 2 0
경로대수를 이용한 CMOS 회로의 혼합레벨 테스트 생성 대한전자공학회 학술대회 1993 1 0
경로대수를 이용한 CMOS 회로의 혼합레벨 테스트 생성 ( Mixed-level Test Generation for CMOS Circuits using Path Algebra ) 대한전자공학회 학술대회 1993 0 0
임계경로 추적을 이용한 VLSI회로의 지연 테스트 생성 알고리듬 대한전자공학회 학술대회 1993 0 0
BiCMOS를 이용한 효율적인 고속 전가산기 설계 한국정보과학회 학술발표논문집 1993 37 0
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