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박은세 (Eun Sei Park)

소속기관
대한전자공학회
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주요 연구분야

  • 공학 > 전자/정보통신공학

저자의 연구 키워드

저자가 작성한 논문들의 주요 키워드입니다.

저자의 연구 키워드
#Scan chain based test
#Scan chain diagnosis
#Symbolic simulation

저자의 논문 현황

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  • 논문수20
  • 발행기간1992 ~ 2007
  • 이용수64
  • 피인용수0

논문제목를 인용한 논문목록입니다.

  • 피인용 논문 제목
    • 피인용 논문 저자
게시판 목록
논문명 저널명 발행연도 이용수 피인용수
A New Scan Chain Fault Simulation for Scan Chain Diagnosis JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 2007 17 0
시험성을 고려한 구조적인 SoC 설계 기술 및 응용 대한전자공학회 기타 간행물 2001 3 0
초고속 논리시뮬레이터 구현 연구 대한전자공학회 학술대회 2000 0 0
Statistical Power Estimation of CMOS Logic Circuits with Variable Error Rates 대한전자공학회 학술대회 1997 0 0
WORKMAN : 하드웨어 설계프로세스 관리 시스템 ( Workman : A Hardware Design Process Management System ) 대한전자공학회 학술대회 1997 0 0
WORKMAN : 하드웨어 설계 프로세스 관리 시스템 대한전자공학회 학술대회 1997 5 0
Statistical Power Estimation of CMOS Logic Circuits with Variable Error Rates 대한전자공학회 학술대회 1997 1 0
VLSI 회로 테스트 자동 생성 시스템 대한전자공학회 학술대회 1997 0 0
An Algorithm for Partial Scan Flip-Flop Selection Using Functional and Topological Analysis 대한전자공학회 학술대회 1996 0 0
함수 및 위상 분석을 이용한 부분스캔 플립플롭 선택 알고리듬 ( An Algorithm for Partial Scan Flip-Flop Selection Using Functional and Topological Analysis ) 대한전자공학회 학술대회 1996 4 0
VLSI 회로의 테스트 패턴 생성 기술 전자공학회지 1995 5 0
Mixed-Level CMOS 회로의 고속 고장 시뮬레이숀 대한전자공학회 학술대회 1994 3 0
비동기 유한 상태기로부터 비동기 제어 회로의 합성에 관한 연구 대한전자공학회 학술대회 1994 2 0
비동기 유한 상태기로부터 비동기 제어회로의 합성에 관한 연구 ( A Study on the Synthesis of Asynchronous Control Circuits from Asynchronous Finite State Machines ) 대한전자공학회 학술대회 1994 0 0
Mixed-Level CMOS 회로의 고속 고장 시뮬레이션 ( Fast Fault Simulation for Mixed-Level CMOS Circuits ) 대한전자공학회 학술대회 1994 0 0
논리값 제약을 갖는 스캔 설계 회로에서의 자동 시험 패턴 생성 ( A Method to Generate Test Patterns for Scan Designed Logic Circuits under Logic Value Constraints ) 전자공학회논문지-A 1994 13 0
HOW Mush Delay Testing is Enough For Delay-Optimized Networks ? 대한전자공학회 학술대회 1993 0 0
The Impact of Hazard Phenomena on Delay Fault Testing KITE JOURNAL OF ELECTRONICS ENGINEERING 1993 0 0
THE IMPACT OF HAZARD PHENOMENA ON DELAY TESTING JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications 1992 7 0
Digital Logic Testing - Structured Design-for-Test Methodologies for More Testable Digital Logic Circuits 대한전자공학회 기타 간행물 1992 4 0