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민형복 (Hyoung Bok Min)

소속기관
성균관대학교
소속부서
정보통신공학부
직급
-
ORCID
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연구경력
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주요 연구분야

  • 공학 > 전자/정보통신공학

저자의 연구 키워드

저자가 작성한 논문들의 주요 키워드입니다.

저자의 연구 키워드
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저자의 논문 현황

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  • 논문수15
  • 발행기간1991 ~ 2010
  • 이용수217
  • 피인용수0

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  • 피인용 논문 제목
    • 피인용 논문 저자
게시판 목록
논문명 저널명 발행연도 이용수 피인용수
Four-Dynamic Partitioning of Scan Chains for Low Peak Power ICEIC : International Conference on Electronics, Informations and Communications 2010 18 0
Digital to Analog Converter(DAC)의 내장된 자체 테스트 (Built-In Self Test)기법 연구 대한전자공학회 학술대회 2006 9 0
Verilog UDP Library의 등가 게이트수준 모델 생성 전자공학회논문지-SC 2003 39 0
자체 스캔 체인을 이용한 Built-In Self-Test 구조에 관한 연구 전자공학회논문지-SD 2002 47 0
지연 고장 테스팅에 대한 고장 검출율 메트릭 ( Fault Coverage Metric for Delay Fault Testing ) 전자공학회논문지-SD 2001 9 0
독립고장과 양립 가능한 고장을 이용한 효율적인 테스트 패턴 압축 기법 ( An Efficient Algorithm for Test Pattern Compaction using Independent Faults and Compatible Faults ) 전자공학회논문지-SD 2001 11 0
조합회로에 대한 고장 진단 검사신호 생성 ( Diagnostic Test Pattern Generation for Combinational Circuits ) 전자공학회논문지-C 1999 12 0
시험성 분석 기법 ( ITEM ) 의 부분 스캔 성능 평가 ( Partial Scan Performance Evaluation of Iterative Method of Testability Measurement ( ITEM ) ) 전자공학회논문지-C 1998 7 0
기본 모드에서 동작하는 비동기 순차 회로의 시험 벡터 생성 ( Test Pattern Generation for Asynchronous Sequential Circuits Operating in Fundamental Mode ) 전자공학회논문지-C 1998 11 0
플립플롭의 초기화 가능성을 고려한 디지탈 회로에 대한 고장 검출율의 평가 기법 ( Evaluation of Fault Coverage of Digital Circuits Using Initializability of Flipflops ) 전자공학회논문지-C 1998 14 0
함수 및 위상 분석을 이용한 부분스캔 플립플롭 선택 알고리듬 ( An Algorithm for Partial Scan Flip-Flop Selection Using Functional and Topological Analysis ) 대한전자공학회 학술대회 1996 4 0
디지탈 IC 및 보드의 시험을 위한 스캔 설계 기술 ( Scan Design Techniques for Chip and Board Level Testability ) 전자공학회지 1995 5 0
순차회로를 위한 검사성 분석법의 확장 ( An Extension of Testability Analysis for Sequential Circuits ) 전자공학회논문지-A 1995 11 0
현상학적 도체 손실 등가 기법을 이용한 고속 전송선의 펄스 전송 특성 해석 ( Pulse Propagation Analysis of High Speed Transmission Lines using the Phenomenlogical Loss Equivalence Method ) 전자공학회논문지-A 1995 10 0
조합회로에 대한 계층 구조적 테스트 패턴 생성 알고리듬의 비용 모델 ( A Cost Model of Hierarchical Automatic Test Pattern Generation Algorithm for Combinational Logic Circuits ) 전자공학회논문지-A 1991 10 0