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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.23 No.5
- 발행연도
- 2023.10
- 수록면
- 303 - 313 (11page)
- DOI
- 10.5573/JSTS.2023.23.5.303
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This paper presents a pulse amplitude modulation-4 (PAM-4) receiver with dual-mode threshold voltage applied to a time-based LSB decoder. The proposed receiver can select the threshold voltage that improves the robustness to sampler voltage variations. It also presents a random data-based threshold voltage adaptation using a single error sampler. Compared to the conventional PAM-4 threshold voltage adaptation that finds four data levels, this method finds only two levels, which reduces the overall power consumption, hardware complexity and adaptation time. The 20-Gb/s PAM-4 serial link was designed in a 65 nm CMOS Technology and analyzed with XMODEL and Cadence Design System"s Spectre. A channel with 15.36 dB loss at Nyquist frequency was compensated through a two-stage continuous-time linear equalizer (CTLE), a variable gain amplifier (VGA). The simulation results demonstrate proper convergence of threshold voltage and reduce the threshold adaptation time compared to the conventional. The power consumption of the receiver is only 29 mW. The power efficiency of the receiver is 1.45 pJ/bit.
목차
Abstract
I. INTRODUCTION
II. PROPOSED PAM-4 RECEIVER WITH DUALMODE THRESHOLD VOLTAGE USING TIMEBASED LSB DECODER
III. SIMULATION RESULT
IV. CONCLUSION
REFERENCES
참고문헌 (13)
참고문헌 신청
G. Hou and B. Razavi, "A 56-Gb/s 8-mW PAM4 CDR/DMUX With High Jitter Tolerance," Solid-State Circuits, IEEE Journal of, Vol. 57, No. 9, pp. 2856-2867, Sept., 2022
K. -C. Chen, W. W. -T. Kuo and A. Emami, "A 60-Gb/s PAM4 Wireline Receiver With 2-Tap Direct Decision Feedback Equalization Employing Trackand-Regenerate Slicers in 28-nm CMOS," Solid-State Circuits, IEEE Journal of, Vol. 56, No. 3, pp. 750-762, March., 2
J. Lee, P. -C. Chiang, P. -J. Peng, L. -Y. Chen and C. - C. Weng, "Design of 56 Gb/s NRZ and PAM4 SerDes Transceivers in CMOS Technologies," Solid-State Circuits, IEEE Journal of, Vol. 50, No. 9, pp. 2061-2073, Sept., 2015.
H. Park, J. Sim, Y. Choi, J. Choi, Y. Kwon and C. Kim, "A 56-Gb/s PAM-4 Receiver Using Time-Based LSB Decoder and S/H Technique for Robustness to Comparator Voltage Variations," Solid-State Circuits, IEEE Journal of, Vol. 57, No. 2, pp. 562-572, Feb., 202
J. Im, "A 40-to-56 Gb/s PAM-4 Receiver With Ten-Tap Direct Decision-Feedback Equalization in 16-nm FinFET," Solid-State Circuits, IEEE Journal of, Vol. 52, No. 12, pp. 3486-3502, Dec. 2017.
K. -C. Chen, W. W. -T. Kuo and A. Emami, "A 60-Gb/s PAM4 Wireline Receiver With 2-Tap Direct Decision Feedback Equalization Employing Trackand-Regenerate Slicers in 28-nm CMOS," Solid-State Circuits, IEEE Journal of, Vol. 56, No. 3, pp. 750-762, March., 2
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