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초록·키워드
This paper describes the VLSI implementation of the control unit for application-specific microprocessor. The control unit consists of a pipeline module, an exception module, a data-dependency check module, an immediate data module and an exception module, and generates signals to control the datapath. To control multi-cycle instructions such as load and store and to utilize data bus efficiently, a 2-bit cycle counter and an instruction prefetch queue are added to the data-stationary pipeline control module. To minimize the routing delay of control signals, the data-stationary pipeline control module is divided into a centralized instruction decoder and a number of distributed local decoders. As an exception processing methodology, the delayed exception handling scheme is used to satisfy the precise interrupt and the worst-case interrupt latency time is 7 clock cycle. The control unit is fabricated with 1.0um double layer metal CMOS technology and is synchronized by a two-phase non-overlapping clock with 60 ns per cycle and consists of about 20K transistors.
본문·목차
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UCI(KEPA) : I410-ECN-0101-2009-569-013189745
