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초록·키워드
This paper presents internal data bus architecture and interconnection between internal memory and CPU as a design process of CPU-DRAM integration architecture. Internal memory constitutes four 2MB-memory banks. Data in internal memory are transferred to CPU through Memory Buffer Block (will be referred as MBB) and 128-bit internal data bus and interleaved into 32-bit format. Memory Write Buffer (will be referred as MWB) stores data delivered from CPU and writes to Memory Read Buffer (will be referred as MRB), internal memory. External Interface Block(will be referred as EIB) and MRB classifies data from MWB data and internal memory data for update and stores updated data. Buffers in MBB controls 128-bit data flow in memory bus to communicate CPU with 32-bit format. Memory Buffer Controller (will be referred as MBC) controls operation and data flow of MWB and MRB. The operation of MBB and internal memory puts together with 40MHz MCLK, Internal clock.
본문·목차
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