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초록·키워드
In this paper, we propose an efficient parallel search scheme to reduce the H/W complexity. In the conventional parallel search scheme which consists of n active correlators, the excessive H/W size is a drawback. In the proposed scheme, n active correlators share add part in the integration block using high speed adder and multiplexer, so we can reduce the H/W complexity. The synthesis result implemented by ASIC shows 35% reduction of the gate size compared to the conventional parallel search scheme. The gate size reduction is expected to be enlarged as the number of correlators is increased. We applied this scheme to the Wireless Local Loop system using wideband CDMA.
본문·목차
인공지능 문자 인식 모델을 통해 추출된 텍스트로, 일부 오타나 오류가 포함될 수 있으나 지속적으로 개선 중입니다.
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