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초록·키워드
In this paper, we described multiprocessor chip architecture to be used as a node processor in a Massively Parallel Processing (MPP) system. It has four SPARC Integer Units to be integrated on a single chip, for 400 MIPS throughput using 100MHz clock. We designed the system control unit of the multiprocessor chip to control synchronization among four processors in the multiprocessor chip. The system control unit has four modules ; Synchronization module, Interrupt control module, Clock generation/reset module, and Processor status control module. The system control unit was modeled and simulated in very high level, and synthesized in high level using Cadence tool. with conventional hardware and software, VLIW architecture may not perform well in general purpose applications. The current technology on compiler is not yet developed enough to support VLIW architecture. Multiprocessor chip architecture utilizes multiples of relatively simple processors to increase throughput. Thus, this architecture has been exploited for node processor in a MPP system. This architecture becomes feasible as the integration technology of processors and memory devices with more than 1 million transistors on a single silicon chip is available [2]. In this paper, we described the multiprocessor chip architecture in system level. We also described design and simulation of the system control unit that effectively supports the multiprocessor chip.
본문·목차
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