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초록·키워드
This paper describes the VLSI implementation of a central processing unit(CPU) chip based on reduced instruction set computer(RISC) principles and its testing methodology based on functional fault model. This RISC CPU contains instruction prefetch block, address generation block, ALU & shifter block, register file block, special register block ,and control unit. The processor which adopts 4 stage instruction execution pipeline has efficient floating point coprocessor interface and multiprocessing support capability. The cell-based approach was chosen as VLSI implementation scheme of RISC CPU. Performance simulation shows that this architecture achieves a scalar performance of 20 MIPS(Million Instructions Per Second) peak. This chip is implemented with 1.0μm double layer metal CMOS technology and consists of about 250K transistors. characteristics such as four stage instruction pipeline with instruction prefetching capability, high speed context switching support, efficient floating point unit(FPU) and cache controller interface. The FPU interface implements a low overhead interface supporting concurrent CPU and FPU operation. This chip, implemented in 1.0μm double metal CMOS technologyyy contains 250K transistors.
본문·목차
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