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논문 기본 정보

저자정보
(국립금오공과대학교) (국립금오공과대학교) (국립금오공과대학교)
저널정보
한국정보기술학회 한국정보기술학회논문지 한국정보기술학회논문지 제23권 제8호(JKIIT, Vol.23, No.8)
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    본 연구에서는 LPDDR3(Low-Power Double Data Rate 3) 메모리의 컨트롤러의 물리계층(PHY, Physical layer)를 위한 POD(Pseudo-Open Drain) 방식의 인터페이스를 지원하는 송수신기가 제안된다. 송신기는 임피던스 보정기를 통해 목표 임피던스를 제어하며, 전하-펌프 위상고정루프(CPPLL, Charge-Pump Phase-Locked Loop)를 이용하여 데이터(DQ)와 데이터 스트로브(DQS) 신호는 서로 90도의 위상 차이를 가지는 신호를 출력한다. Coupling capacitor와 연속시간 선형등화기(CTLE, Continuous-Time Linear Equalizer)를 이용하는 수신기는 POD 인터페이스의 수신되는 단일-종단 신호의 전압 및 시간 마진을 개선한다. 또한 read-time 보정 회로는 채널간 및 DQS와 DQ 간의 시간 스큐를 제거한다. 제안된 LPDDR3 메모리 컨트롤러 송수신기는 1.2V 공급 전압의 55nm CMOS 공정을 이용하여 설계되었으며, 1037.5 Mbps/pin에서 1867.5 Mbps/pin의 데이터 전송 속도를 지원한다.
    #LPDDR3 #memory controller #transmitter #receiver #pseudo-open drain interface

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