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초록·키워드
고속 아날로그-디지털 변환기(ADC)는 데이터 통신 및 센서 응용 분야에서 널리 사용되고 있다. 다양한 아날로그-디지털 변환기 구조 중 플래시(Flash) 아날로그-디지털 변환기 구조는 한 개의 클럭으로 병렬 변환을 수행할 수 있으므로, 고속 데이터 변환에 가장 적합한 구조이다. 그러나, 해상도의 증가로 인해 비교기의 개수가 2<sup>N</sup> -1 만큼 증가하게 되므로, 입력 커패시턴스와 전력 소비가 모두 증가하는 단점이 있다. 이를 해결하고자 상보 동적 증폭기(CDA)와 시간 영역 인터폴레이션 기법을 적용한 4-bit 20-MS/s 플래시 아날로그-디지털 변환기 구조를 제안한다. 이를 통해, 고속 클럭 생성기와 고속 동적 래치의 설계 부담을 완화할 수 있다. 또한, 4배 시간 영역 인터폴레이션 기법을 통해 비교기의 개수를 줄임으로써, ADC의 입력 커패시턴스와 전력 효율을 모두 개선할 수 있다. 제안된 프로토타입 아날로그-디지털 변환기는 500nm CMOS 공정을 사용하여 제작되었다. 제안된 4배 인터폴레이팅 플래시 아날로그-디지털 변환기의 입력 커패시턴스는 2배 인터폴레이팅 플래시 아날로그-디지털 변환기에 비해 약 36.5% 개선되며, 전력 효율은 약 5% 개선되는 것을 확인하였다. 오프셋 보정 후, 나이퀴스트 입력에서 측정된 유효해상도(ENOB)는 3.25-bit, SNDR은 21.3 dB, SFDR은 32.47 dB이며, 전체 전력 소모는 15.63 mW이고, Walden Figure-of-Merit(FoM)은 82.1 pJ/conversion-step이다.
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