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논문 기본 정보
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초록·키워드
This paper presents a simple timing-skew calibration circuit for time-interleaved ADCs. At the core of the skew calibration scheme lies a pair of D flip-flops to detect the sign of the relative timing between a channel clock and the reference clocks. The D flip-flops form a latch structure to detect the sign of timing skew. The detected sign of the timing skew is accumulated by counters and used to control shunt-capacitor- inverter variable delay lines to adjust the timing of the channel clocks. Although this scheme cannot remove the skew from mismatches after the timing comparison point, it should be able to reduce the bulk of the timing skew. The performance of the calibration circuit implemented using a 28 nm CMOS technology was verified by post-layout simulations.
인공지능 문자 인식 모델을 통해 추출된 텍스트로, 일부 오타나 오류가 포함될 수 있으나 지속적으로 개선 중입니다.
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UCI(KEPA) : I410-ECN-0101-2023-569-001465390
