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초록·키워드
In this paper, we present a new gate level logic simulation technique that uses bitwise logic operation and a segmented waveform relaxation method for VLSI logic verification. As the proposed simulator uses bitwise operation, the logic waveform of a signal is stored in one bit of word in computer. Although the proposed simulator is based on the compiler driven method, the simulator can handle the rise/fall delay models which cannot be handled in the compiler driven method. Also, the proposed simulator reduces the memory space and computation time by using the segmented waveform relaxation method and effective ordering method. Implementation of the algorithm shows that the simulator is about one order of magnitude faster than a traditional software event driven simulator and can handle tens of thousands of gates easily.
본문·목차
인공지능 문자 인식 모델을 통해 추출된 텍스트로, 일부 오타나 오류가 포함될 수 있으나 지속적으로 개선 중입니다.
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UCI(KEPA) : I410-ECN-0101-2009-569-013185530
