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대한전자공학회 JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications
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    In this paper, a CAD system has been proposed for mapping and partitioning iterative algorithm onto fixed size VLSI systolic array architecture. By combining the matrices T and U, a variety of systolic array architectures can be flexibly and optimally selected per specifications of the VLSI design. Where the software package CAMSA developed in this paper is written in C language and can be accommodated in a 16-bit personal computer under MS-DOS operating system. For practical applications, this package is high performance and will be suitable for mapping nest-loop iterative algorithms onto fixed size systolic array processors. Furthermore, this package can display the data activity of array processors in real time, and provide the information of concurrent processing for designer's reference.

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