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초록·키워드
This paper describes the design and implementation of a central processing unit(CPU) chip based on the reduced instruction set computer(RISC) principles. This integer core is composed of instruction fetch unit, execution unit, control unit, 136 entries 32-bit register file, memory interface unit, and floating-point interface unit. We adopt the data-stationary hardwired control scheme equipped with cycle counter in order to handle multi-cycle instruction and datapath efficiently. This 32-bit RISC processor implements forty six instructions and is characterized by 4-stages instruction pipeline, single cycle execution of most instruction using a 2-phase 20Mhz clock, and worst-case interrupt latency of 7 cycles. This integer core integrates about 140K transistors and occupies 8.9 X 8.8mm² in a 1.0um double layer metal CMOS technology. The power dissipation is 0.8W from a 5V supply at 20 Mhz operation. The measured results show that this integer CPU core achieves a scalar performance of 20 MIPS peak.
본문·목차
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