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초록·키워드
An effective optimization technique is developed for technology mapping of lookup table based field programmable gate arrays. In our algorithm, minimal depth of a Boolean network is found and then the given cost function is minimized by "sweeping" nodes of the given Boolean network without increasing the depth. Optimization for reconvergent paths and duplication of logic can be automatically considered. Experimental results show that out approach is effective in minimizing the depth and the number of LUTs. FPGAs have been reported [3]. Some algorithms [4, 5, 6, 7] give emphasis on minimizing the total number of LUTs. Some others [1, 8, 9, 10] emphasize on minimizing the delay of the implemented circuit. In this paper, we address the problem of delay optimized technology mapping for LUT-based FPGAs and present a new effective algorithm which can heuristically minimize the number of LUTs without increasing the depth of the circuit. After the minimal levels of nodes are found, levels of some nodes are either increased (swept upward) or decreased (swept downward) as long as the depth of the network does not increase. While sweeping nodes of the given Boolean network to minimize the number of LUTs, bin packing (covering), reconvergent paths, and logic replications are automatically considered. The cost function to be minimized may include the number of required connections as well as the number of LUTs, to improve routability and to potentially reduce interconnect delay.
본문·목차
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UCI(KEPA) : I410-ECN-0101-2009-569-013194066
