New Approach to Extract Netlist from Layout

Yeong Chan Son ,  Seog Hong Pa ,  k 외 1명

ICVC : International Conference on VLSI and CAD

1997 .01

패턴 매칭에 의한 ASIC의 Netlist 처리에 관한 연구

김현호 ,  장중식 ,  이천희

제어로봇시스템학회 국내학술대회 논문집

1999 .10

영상처리 기법을 이용한 Spice-Netlist 추출기

신영식 ,  김국인 ,  김병화 외 2명

Proceedings of KIIT Conference

2019 .06

VHDL Modeling

조중휘

CAD기술특강

1991 .01

VHDL Logic 설계를 통한 IPC 점검방안에 대한 고찰

한지훈

대한전자공학회 학술대회

2016 .06

BDD를 이용한 ECO 자동화

김재현 ,  김홍규 ,  목정수 외 2명

대한전자공학회 학술대회

2013 .11

A New Hierarchical Netlist Comparison Technique for Layout Verification

Won Jong Kim ,  Hun Chul Shin

ICVC : International Conference on VLSI and CAD

1997 .01

VHDL 환경 설계 및 구현 ( Design and Implementation of VHDL Environment )

김충석 ,  표창우 ,  원유헌

한국통신학회논문지

1992 .11

EDAS-P에서 Netlist 추출방법 연구 ( SCHEX-P ) ( A Study on the Extraction Method of Netlist in EDAS-P )

김경식 ,  박인학 ,  이철동 외 1명

대한전자공학회 학술대회

1986 .01

EDAS_P에서 Netlist 추출방법연구 (SCHEX_P)

김경식 ,  박인학 ,  이철동 외 1명

대한전자공학회 학술대회

1986 .12

VHDL-to-C 사상을 위한 VHDL 컴파일러 전반부의 설계 ( A Design of VHDL Compiler Front-end for the VHDL-to-C Mapping )

공진흥 ,  고형일

한국통신학회논문지

1997 .12

VHDL 합성 시스템을 위한 Modeling 에 관한 연구 ( A Study on Modeling for VHDL Synthesis System )

이연옥 ,  조중휘

대한전자공학회 학술대회

1989 .01

VHDL Modeling 기초

김상철

대한전자공학회 단기강좌

1997 .01

VHDL 설계 환경 구축

이영희 ,  황선영

한국정보과학회 학술발표논문집

1990 .04

VHDL을 이용한 2D/3D 변환의 구현

송혁 ,  김영준 ,  최병호 외 1명

한국통신학회 학술대회논문집

2006 .11

VHDL & Synthesis

김춘복

전자공학회지

1992 .01

VHDL 설계 환경 구축을 위한 Front-end의 설계

이영희 ,  황선영

(구)정보과학회논문지

1991 .02

VHDL의 기술동향

김상필 ,  남상우 ,  손진우

[ETRI] 전자통신동향분석

1989 .09

VHDL 행위 레벨 설계 검증 ( VHDL Behavioral-level Design Verification from Behavioral VHDL )

윤성욱 ,  김종현 ,  박승규 외 1명

대한전자공학회 학술대회

1998 .07

VHDL 코드의 검증을 위한 스키메틱 생성기 ( SCHEMATIC GENERATOR FOR VERIFICATION OF VHDL CODE )

김환석 ,  하기종 ,  이천희

대한전자공학회 학술대회

1993 .11