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초록·키워드
In this work, a fully differential 3-stage pipelined analog-to-digital converter (ADC) was implemented to obtain 10-bit resolution at a conversion rate of 20 Msamples/s for video applications. The proposed ADC is optimized by adopting a unit-capacitor array architecture in multiplying digital-to-analog converters (MDACs) to improve differential nonlinearity (DNL) and yield. Reduced power dissipation has been achieved by using low-power latched comparators. The prototype was fabricated in a 0.8 μm p-well CMOS technology. The ADC dissipates 160 mW at a 20 MHz clock rate with a 5 V single supply voltage and occupies a die area of 7 mm² (2.7 mm x 2.6 mm) including bonding pads. Measured differential and integral nonlinearities of the prototype are less than ±0.6 LSB and ±1 LSB, respectively.
본문·목차
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