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대한전자공학회 CDMA International Conference and Exhibition CDMA International Conference and Exhibition 제2권
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    초록·키워드

    Real-time implementation of Conjugate-Structure and Algebraic Code-Excited Linear Prediction (CS-ACELP) speech coder algorithm is presented. ITU-T Study Group 15 has standardized the CS-ACELP algorithm as G. 729. A real-time implementation of the CS-ACELP algorithm is achieved using a 16 bit fixed point TMS320C54x DSP Chip. The fixed point simulation of CS-ACELP coder is used in order to implement fixed point DSP Chip. Furthermore, the configuration of vocoder system including input/output functions with a single DSP chip is described. The CS-ACELP speech coder implementation is evaluated in a DSP evaluation board and FPLMTS test bed entire requirement for future mobile communication system, as demonstrated by global subjective tests using several major languages. CS-ACELP is attracting attention because of its high quality at a low bit rate. It is expected to play an important role in personal and multimedia communications networks in the world. In this paper, we present the real-time implementation of CS-ACELP using a TMS320C54x fixed point DSP chip. The special efforts are required to reduce the finite word-length effects in implementing CS-ACELP coder with TMS320C54x because it is implemented with a 16 bit fixed point DSP chip. The finite-word effects are carefully examined in C fixed point simulation before assembly programming by TMS320C54x assembly language[3][4]. Through the fixed point simulation of CS-ACELP algorithm, the optimum precision in each variable is determined and the effect of finite word-length such as overflow, underflow, and quantization error is studied. The execution of assembly programming performs the same result with fixed-point simulation. The hardware architecture and software structure of real time implemented CS-ACELP speech coder are described.

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