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초록·키워드
This paper proposes a hidden prescaler method of PLL frequency synthesizer for a low power consumption and higher frequency operation. The first stage of a programmable divider is used as a fixed prescaler and the remainder as a programmable divider of (N+1/2) divider ratio which is designed based on the new principle. The divider ratio in the loop does not vary at all even if such a prescaler is utilized. Then the permissible delay periods of a programmable divider can be extended to two times as long as the conventional method, and the low power consumption and low cost in a PLL frequency synthesizer have been achieved.
본문·목차
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UCI(KEPA) : I410-ECN-0101-2009-569-013235044
