논리회로 상호간의 연결도 검증 ( Verification of Logic Gate Interconnection )

Q: 이 논문에서 정의한 논리 회로 검증이란 무엇인가?

논리 설계 단계의 회로와 레이아웃에서 추출된 회로를 상호 비교하여 레이아웃의 연결 상태를 확인하는 과정이다. 이는 weighted multi-place 그래프와 그래프 isomorphism 기법을 활용하여 두 회로의 topology가 구조적으로 동일한지를 검사함으로써 설계 오류를 찾아내는 것을 의미한다.

Q: 논리 회로 검증 시간을 단축하기 위한 그래프 isomorphism 알고리즘의 핵심 기법은 무엇인가?

연구 결과, 거리 분할과 무게 분할의 두 단계로 구성된 알고리즘을 적용하고 AVL 트리를 통해 대응 요소를 효율적으로 검색함으로써 전체 검증 시간을 O(n log n)으로 단축하였다. 이를 통해 칩 전체의 연결 상태를 빠르게 검증하고 상세한 오류 위치를 파악할 수 있다.

정자춘; 경종민

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자료유형: 학술저널

저자정보: 정자춘 경종민

저널정보: 대한전자공학회 전자공학회논문지 전자공학회논문지 제24권 2호

발행연도: 1987.3

수록면: 338 - 346 (9page)

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This paper describes a method for verifying whether a given geometrical layout correctly reflects the original logic level description. The logic description extracted from layout data was directly compared with the original logic diagram generated at logic level design stage where the logic diagram is represented as a weighted multi-place graph. The comparison is based on graph isomorphism and error messages (error categories and locations) are invoked if any difference is found between the two logic descriptions. An efficient partitioning algorithm which consists of two steps, candidate selection and equal weight partitioning procedure, enables the entire verification process to occur in O(n log n) time.

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UCI(KEPA) : I410-ECN-0101-2009-569-013258107

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