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논문 기본 정보

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한국통신학회 한국통신학회논문지 한국통신학회논문지 제29권 4A호
발행연도
2004.4
수록면
447 - 457 (11page)

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본 논문에서는 RSA 암호화 알고리즘을 지원하기 위한 암호화 프로세서의 구조를 제안한다. 본 논문의 RSA 암호화 프로세서는 빅 몽고메리 알고리즘(FIOS)을 기반으로 제안되었으며, 다양한 비트 길이(128~2048 비트)를지원한다. RSA 암호화 프로세서의 구조는 RSA 제어 신호 발생기, 빅 몽고메리 프로세서(가산기, 승산기)의 모듈로 구성된다. 빅 몽고메리 프로세서의 가산기와 승산기는 다양한 알고리즘을 이용하여 구현하였다. 내장형 시스템에 적합하게 설계하기 위하여 여러 가지 연산기를 합성한 결과 중에서 ARM 코프로세서와 연동할 수 있는 동작주파수를 갖는 연산기 중에서 가장 작은 연산기를 선택하였다. RSA 암호화 프로세서는 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었으며, C언어와 Cadence의 Verilog-XL을 이용하여 검증하였다. 검증된 모델은 하이닉스 0.25um CMOS standard cell 라이브러리를 이용하여 합성되었으며, 2.3V, 100℃ 최악 조건에서 동작한다. 본 논문에서 제안한 RSA 암호화 프로세서는 약 51MHz의 주파수에서 동작하며, 게이트 수는 nand2 게이트 기준으로 약 36,639gates의 면적을 가진다.

목차

요 약

ABSTRACT

Ⅰ. 서 론

Ⅱ. RSA 암호 알고리즘

Ⅲ. RSA 제어 신호 발생기

Ⅳ. 최적화된 가산기(Adder)

Ⅴ. 최적화된 승산기(Multiplier)

Ⅵ. RSA 암호화 프로세서의 구현

Ⅵ. 결 론

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