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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제41권 제7호
발행연도
2004.7
수록면
571 - 578 (8page)

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본 논문에서는 PC의 스토리지 인터페이스로 사용되는 병렬 ATA를 대체하게 될 새로운 표준인 직렬 ATA의 링크 층과 물리 층을 설계하였다. 링크층에서는 CRC 생성 및 오류 감지, 스크램블링 회로, 8b/10b 복호화/부호화 회로 및 프리미티브 생성/검파 회로로 구성되었다. 물리 층은 직렬화/병렬화 회로와 전원 초기 인가시의 리셋 발생회로, OOB 신호 발생 검파 회로, 데이터로부터 클록을 복원하기 위한 회로, 스퀠치 회로 및 임파이던스 조정 회로와 콤마 발생/감지 회로로 설계하였다. UMC 사의 0.18um 표준 CMOS 공정을 이용하여 칩으로 제작 후 특성을 검증하였다. 링크 층에서 요구하는 모든 기능 및 측성은 사양을 만족하였고 물리 층의 출력 전압 및 드라이버 출력 지터, OOB 신호 등의 특성도 만족하였다. 데이터 전송율은 15.Gbps 속도의 사양 목표치에 비해서 실제 측정된 데이터 전송 속도는 1.28Gbps로 추정되었다. 회로 시뮬레이션에 의한 확인 결과 레이아웃에서의 배선에 대한 기생 성분의 영향에 의한 것으로 분석되었다.

목차

요약

Abstract

1.서론

2.직렬 ATA 설계

3.직렬 ATA 칩 제작 및 테스트 결과

4.결론

참고문헌

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