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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제41권 제9호
발행연도
2004.9
수록면
115 - 124 (10page)

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본 논문은 고효율, 저전력을 갖는 PRML 디스크 드라이브 읽기 채널용 6비트, 8텝의 FIR 필터 칩을 제안한다. 제안된 필터는 병렬처리 구조를 채택하고 있으며 4단의 파이프라인으로 구성되어 있다. 곱셈 연산을 위하여 수정 부스 알고리즘을 사용하였으며 덧셈 연산을 위하여 압축회로 로직을 샤용하였다. 전력 소모를 줄이기 위하여 CMOS 패스-트랜지스터 로직을 사용하였으며 싱글-레일 로직을 이용하여 칩의 면적을 감소시켰다. 제안된 필터는 실제 칩으로 구현되었으며 33V 전원을 공급하여 100MHz에서 120mW의 전력을 소비하고 1 88 x 1 38㎟의 면적을 차지한다. 구현된 필터는 유사 선폭의 공정을 사용한 기존 구조에 비해 약 11 7%의 전력이 감소하였다.

목차

요약

Abstract

Ⅰ.Introduction

Ⅱ.The Proposed FIR filter architecture

Ⅲ.Implementation and simulation results

Ⅳ.Conclusion

참고문헌

저자소개

참고문헌 (21)

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