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본 논문은 다양한 무선 통신 표준에서 사용되는 비터비 알고리즘을 위한 전용의 DSP 명령어 및 하드웨어 구조를 제안한다. 제안한 구조는 비터비 알고리즘의 Trace Back(TB) 연산 사이클을 효과적으로 줄일 수 있다. 제안된 비터비 전용 명령어와 하드웨어 구조는 비터비 연산의 Add Compare Select(ACS) 연산 과정과 TB 연산 과정의 병렬 처리가 가능하며, 병렬 연산을 지원하기 위해 트랠리스 버터플라이 연산 과정에서 필요한 데이터를 자동으로 생성하는 Offset Calculation Unit(OCU)을 제안한다. 제안된 OCU는 삼성 SEC 0.18㎛ 라이브러리로 로직 합성하여 1,460 게이트 개수를 가지며, 최대 지연 시간은 5.75㎱를 나타내었다. 사용된 ACS-TB 병렬 처리 방식은 Eb/No 값이 6dB인 경우 MLSE 등화기 사용 사용되는 일반적인 TB 연산 방식과 비교하여 거의 동일한 BER 성능을 보여 주었으며, 제안한 DSP는 구속장 K=5 일 때 Carmel DSP와 비교하여 17%, TI TMS320c55x와 비교하여 45%의 연산 사이클이 줄일 수 있다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 비터비 복호 알고리즘
Ⅲ. 비터비 복호를 위한 상용 DSP
Ⅳ. 비터비 복호를 위해 제안된 전용의 명령어 및 하드웨어 구조
Ⅴ. 성능 비교
Ⅵ. 결론
참고문헌
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참고문헌 (15)
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StarCore, How to implement a Viterbi Decoder on the Starcore SC140, Available: http://www.starcore-dsp.com.
Infineon Technology, Implementaion of Viterbi Algorithm on CARMEL DSP, Available: http://www.carmeldsp.com
G. Forney, "Convolutional Codes Maximum Likelihood Decoding," IEEE Trans. Inform. Theory, Vol. 25, pp. 222-266, July 1974.
A. J. Viterbi, "Error bounds for convolutional codes and an asymptotically optimum decoding algorithm," IEEE Trans. Inform. Theory, vol. IT-13, pp. 260-269, Apr.1967.
Jung Hoo Lee, Jae Sung Lee, Myung H. Sunwoo, and Kyung Ho Kim, "Design of New DSP Instructions and Hardware Architecture for The Viterbi Decoding Algorithm," in Proc. IEEE Int, Symp. Circuits Syst., May 2002.
A. J. Viterbi, "Error bounds for convolutional codes and an asymptotically optimum decoding algorithm," IEEE Trans. Inform. Theory, vol. IT-13, pp. 260-269, Apr.1967.
Jung Hoo Lee, Jae Sung Lee, Myung H. Sunwoo, and Kyung Ho Kim, "Design of New DSP Instructions and Hardware Architecture for The Viterbi Decoding Algorithm," in Proc. IEEE Int, Symp. Circuits Syst., May 2002.
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