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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- Korean Institute of Information Scientists and Engineers Journal of Electrical Engineering and Information Science Journal of Electrical Engineering and Information Science Vol.2 No.6
- 발행연도
- 1997.10
- 수록면
- 28 - 35 (8page)
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A new approach of concurrent transistor sizing and buffer insertion for low power optimization is proposed in this paper. The method considers the tradeoff between upsizing transistors and inserting buffers and chooses the solution with the lowest possible power and area cost. It operates by analyzing the feasible region of the cost-delay curves of the unbuffered and buffered circuits. As such the feasible region of circuits optimized by our method is extended to encompass the envelop of cost-delay curves which represent the union of the feasible regions of a1l buffered and unbuffered versions of the circuit. The method is efficient and tunable in that optimality can be traded for compute time and as a result it can in theory produce near optimal results.
목차
Abstract
Ⅰ. Introduction
Ⅱ. Fanout Problem in Transistor Sizing
Ⅲ. Overall Algorithm
Ⅳ. Buffer Insertion
Ⅴ. Experimental Results
Ⅵ. Conclusion
References
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