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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- Korean Institute of Information Scientists and Engineers 정보과학회논문지 : 컴퓨팅의 실제 및 레터 정보과학회논문지 : 컴퓨팅의 실제 제7권 제6호
- 발행연도
- 2001.12
- 수록면
- 696 - 702 (7page)
이용수
초록· 키워드
본 논문에서는 DES 보다 암호학적 강도가 뛰어난 것으로 알려져 있는 IDEA 알고리즘에서 가장 많은 계산량이 요구되는 모듈러 2^(16) +1에 대한 곱셈의 역원 연산을 페르마의 소정리를 응용하여 IDEA의 처리 속도를 향상시키는 방법을 제안한다. 본 논문에서 제안하고 있는 페르마 소정리를 응용한 모듈러 2^(16) +1에 대한 곱셈의 역원 연산 방식은 기존의 확장 유클리드 알고리즘을 적용한 방식보다 필요한 연산 횟수를 약 50%정도 감소시킨다. 제안한 곱셈의 역원 방식을 적용하여 단일 라운드 반복 구조로 설계한 IDEA 하드웨어의 최대 동작 주파수는 20 MHz이고 게이트 수는 118,774 gate이며 처리 속도는 116 Mbits/sec이다. 동일한 단일 라운드 반복 구조로 설계된 H.Bonnenberg에 의한 기존의 연구보다 처리속도가 약 2배정도 빠르다. 이것은 본 논문에서 제안한 모듈러 2^(16) +1에 대한 곱셈의 역원 연산 방식이 속도면에서 효율적임을 나타내고 있다.
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목차
- 요약
- Abstract
- 1. 서론
- 2. IDEA의 동작 구조
- 3. IDEA의 효율적 설계 방식
- 4. 하드웨어 구현 및 성능 평가
- 5. 결론
- 참고문헌
- 저자소개
참고문헌
참고문헌 신청최근 본 자료
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