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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- Korean Institute of Information Scientists and Engineers 정보과학회논문지 : 시스템 및 이론 정보과학회논문지 : 시스템 및 이론 제31권 제7·8호
- 발행연도
- 2004.8
- 수록면
- 453 - 464 (12page)
이용수
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2007
2006
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유연성을 제공하지 못하는 ASIC 구현의 단점을 해결하기 위해, 본 논문에서는 타원곡선 암호 프로세서의 재구성형 하드웨어(FPGAs) 구현을 위한 GF(2^m)상의 새로운 연산기를 제안한다. 제안된 연산기는 바이너리 확장 GCD 알고리즘과 MSB 우선 곱셈 알고리즘을 기반으로 하며, 전역신호 전파를 제거하기 위해 시스톨릭 구조로 설계되었다. 제안된 구조는 GF(2^m)상의 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 연속된 입력 데이타에 대해 나눗셈 모드에서 초기 5m-2 클럭 사이클 지연 후 매번 m 클럭 사이클 비율로 나눗셈의 결과를 출력하며, 곱셈 모드에서 초기 3m 클럭 사이클 지연 후 매번 m 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 논문에서 제안된 연산기를 동일한 입출력 형태를 가지는 기존의 나눗 셈기들과 비교 분석한 결과 기존의 나눗셈기들이 O(m2) 혹은 O(mㆍ(log₂^m))의 면적 복잡도를 가지는 반면 제안된 연산기는 O(m)의 면적 복잡도를 가진다. 또한 제안된 구조는 O(mㆍ(log₂^m))의 면적 복잡도를 가지는 나눗셈기에 비해 훨씬 낮은 계산 지연시간을 가진다. 제안된 연산기를 Altera사의 FPGA칩인 EP2A70F1508C-7 디바이스에서 구현한 결과 GF(2^(571))상에서 최대 121MHz의 주파수에서 동작하였고, 52%의 칩 면적을 사용하였다. 따라서, 본 연구에서 제안된 산술 연산기는 FPGAs상에서 구현되는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 매우 적합하다.
목차
요약
Abstract
1. 서론
2. ECC를 위한 GF(2m)상의 연산
3. FPGAs 구현을 위한 GF(2m)상의 새로운 연산기
4. 성능 분석
5. 결론
참고문헌
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