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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2006.5
- 수록면
- 48 - 57 (10page)
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본 논문에서는 4세대 이동 통신 시스템에서 요구되는 사양을 위해, 해상도, 동작속도, 칩 면적 및 소모 전력을 최적화한 14b 100MS/s 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 동작 모델 시뮬레이션을 통해 최적화된 구조를 분석 및 검증하여 3단 파이프라인 구조로 설계하였으며, Nyquist 입력에서도 14 비트 수준의 유효비트 수를 가지는 광대역 저잡음 SHA 회로를 기반으로 하고, MDAC에 사용되는 커패시터의 소자 부정합에 의한 영향을 최소화하기 위하여 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 또한, 100MS/s의 동작 속도에서 6 비트의 해상도와 소면적을 필요로 하는 최종단의 flash ADC는 오픈 루프 오프셋 샘플링 및 인터폴레이션 기법을 사용하였다. 제안하는 시제품 ADC는 SMIC 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 14비트 해상도에서 각각 1.03LSB, 5.47LSB 수준을 보이며, 100MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 59㏈, 72㏈의 동적 성능을 보여준다. 시제품 ADC의 칩 면적은 3.4㎟이며 소모 전력은 1.8V 전원전압에서 145mW이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 14 비트 ADC 전체 구조
Ⅲ. 제안하는 ADC의 주요 회로 설계 및 레이아웃
Ⅳ. 시제품 ADC 제작 및 성능 측정
Ⅴ. 결론
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