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논문 기본 정보
- 자료유형
- 학술저널
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- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.8 No.2
- 발행연도
- 2008.6
- 수록면
- 170 - 177 (8page)
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In the present work a methodology to minimize short channel effects (SCEs) by modulating the effective channel length is proposed to design 25 ㎚ single and double gate-source/drain underlap MOSFETs. The analysis is based on the evaluation of the ratio of effective channel length to natural/ characteristic length. Our results show that for this ratio to be greater than 2, steeper source/drain doping gradients along with wider source/drain rolloff widths will be required for both devices. In order to enhance short channel immunity, the ratio of source/drain roll-off width to lateral straggle should be greater than 2 for a wide range of source/drain doping gradients.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. NATURAL/CHARACTERISTIC LENGTH SCALE
Ⅲ. EFFECTIVE CHANNEL LENGTH IN GATE-SOURCE/ DRAIN UNDERLAP DEVICES
Ⅳ. RESULTS AND DISCUSSION
Ⅴ. CONCLUSIONS
REFERENCES
참고문헌 (23)
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1. [인터넷자원] - / / International technology roadmap for semiconductor 2004 edition
2. [학술지(정기간행물)] - F. Balestra / 1987 / Double gate silicon-oninsulator transistor with volume inversion: a new device with greatly enhanced performance / IEEE Electron Device Letters 8 : 410 ~ 412
3. [학술지(정기간행물)] - R. H. Yan / 1992 / Scaling the Si MOSFET: from bulk to SOI to bulk / IEEE Trans Electron Devices 39 : 1704 ~ 1710
4. [학술지(정기간행물)] - J.G. Fossum / 2003 / Physical insights on design and modeling of nanoscale FinFETs / Proc. IEDM Tech. Dig : 679 ~ 682
5. [학술지(정기간행물)] - R. J. Luyken / 2003 / Design considerations for fully depleted SOI transistors in the 25-50 nm gate length regime / Solid-State Electronics 47 : 1199 ~ 1203
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