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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第45卷 第10號
발행연도
2008.10
수록면
53 - 58 (6page)

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본 논문은 네트워크 프로세서의 패킷 처리 능력 향상을 위한 새로운 명령어 세트를 제한한다. 제안하는 명령어는 패킷 헤더의 결합 연산을 가속화 할 수 있으므로 보다 효율적인 패킷 처리를 수행할 수 있다. 또한 overlay 명령어 처리를 위한 전용하드웨어 구조를 설계하여 추가 하드웨어로 인한 비용을 최소화 하였다. 이를 위해 LISA 언어를 이용하여 네트워크 프로세서기본 아키텍처를 설계하고 overlay 블록을 배럴 시프터를 기반으로 최적화 하였다. 이를 합성하여 면적 및 동작 지연시간을 비교하였으며, 컴파일러의 CKF(Compiler Known Function)를 이용하여 C레벨의 매크로 함수에 할당하고 어플리케이션 프로그램에 대한 실행 사이클 및 실행 시간을 비교하여 성능 향상을 확인하였다. Coware사의 processor designer, compiler designer를 이용하여 실험하였으며 Synopsys의 TSMC 0.25um로 합성한 결과 20.7%의 동작 지연시간 감소를 보였고, 전체 실행 사이클에선 제안하는 명령어 세트에 의해 30.8%의 성능 향상을 보였다.
#Network #Instruction set #Bit Stream Processing #Accelerator #CKF

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 네트워크 연산
Ⅲ. 제안하는 구조
Ⅳ. CKF (Compiler Known Function)
Ⅴ. 실험
Ⅵ. 결론
참고문헌
저자소개

참고문헌 (9)

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1. [학술지(정기간행물)] - Haiyong Xie / 2003 / Architectural Analysis and Instruction-set Optimization for Design of Network Protocol Processors / ACM google schola 2. [학술대회논문] - Matthias Grunewald / 2004 / Network Application Driven Instruction Set Extention for Embeded Processing Clusters / in Proceedings of PARELEC google schola 3. [학술지(정기간행물)] - Bengu Li / 2002 / Bit Section Instruction Set Extention of ARM Processor Accelator Using Reconfiguration Logic / ACM google schola 4. [학술대회논문] - Gokhan Memik / 2002 / Design and Analysis of a Layer Seven Network Processor Accelator using Reconfigurable Logic / in IEEE Symposium google schola 5. [학술대회논문] - J.Wagner / 2001 / C Compiler Design for a Network Processor / in IEEE Transctions on Computer-Aided Design google schola

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