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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第46卷 第10號
발행연도
2009.10
수록면
61 - 69 (9page)

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본 논문은 저 복잡도와 높은 throughput을 지원하는 LDPC 부호화기의 구조에 대하여 제안한다. LDPC 부호화기가 갖는 높은 복잡도 문제를 해결하기 위하여 기존의 복잡도가 높은 행렬 곱셈 연산기 대신에 간소화된 행렬 곱셈 연산기가 제안되었다. 또한 높은 throughput을 지원하기 위하여 행렬 곱셈 연산시 행 방향 연산 및 부분 병렬처리 연산을 적용하였다. 제안된 부호화기 구조의 로직 게이트와 메모리 사용량은 기존의 5단 파이프라인 부호화기의 구조에 비하여 각각 37.4%와 56.7%씩 감소하였다. 또한 40㎒ 클럭 주파수에 대해 기존의 부호화기에 비하여 3배 이상의 throughput인 최대 800Mbps의 throughput을 지원한다.

목차

요약
Abstract
Ⅰ. Introduction
Ⅱ. QC-EIRA LDPC Encoding Scheme
Ⅲ. Proposed LDPC Encoder Architecture
Ⅳ. Design and Implementation Results
Ⅴ. Conclusions
Reference
저자소개

참고문헌 (12)

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