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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.11
- 수록면
- 16 - 23 (8page)
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본 논문에서는 낮은 전압 이득 특성을 갖는 증폭기를 이용한 12비트 10MS/s 파이프라인 ADC를 제안한다. 증폭기의 낮은 전압 이득 특성에 의한 MDAC의 잔류 전압 이득 오차를 보상하기 위해 기준 전압 스케일링 기법을 적용한 파이프라인 ADC 구조를 제안하였다. 증폭기 오프셋에 의한 제안하는 ADC의 성능 저하를 개선하기 위해 첫 단 MDAC에 오프셋 조정이 가능한 증폭기를 사용하였으며, 낮은 증폭기 전압 이득으로 인해 발생하는 메모리 효과를 최소화하기 위해 추가적인 리셋 스위치를 MDAC에 적용하였다. 한편, 45㏈ 수준의 낮은 전압 이득을 갖는 증폭기를 기반으로 구성된 시제품 ADC는 0.35㎛ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.7LSB 및 3.1LSB 수준을 보인다. 또한 2.4V의 전원 전압과 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 62㏈와 72㏈이며, 19㎽의 전력을 소모한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 기준전압 스케일링
Ⅲ. 제안하는 ADC 구조
Ⅳ. 제안하는 주요 회로 설계 기법
Ⅴ. 시제품 ADC 제작 및 성능 측정
Ⅵ. 결론
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