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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.11
- 수록면
- 56 - 65 (10page)
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최근 SoC의 집적도가 증가함에 따라 칩 내부의 통신 효율성은 시스템 성능에 직접적인 영향을 미치고 있다. 이에 따라 칩내부의 통신 메커니즘은 과거 shared wire를 이용한 버스 시스템에서 라우터를 기반으로 하는 NoC로 진화하고 있다. 하지만, NoC 내부의 라우터는 컨트롤 로직이 복잡해짐에 따라 신호 전달 과정에서 지연시간을 증가시켜 NoC의 성능을 제한시킨다. 따라서 본 논문에서는 이러한 지연시간을 개선시키기 위하여 낮은 복잡도를 갖는 라우터를 제시한다. 제안한 라우터의 구조 검증 및 성능 평가를 위하여 ESL 기법의 시뮬레이션 플랫폼을 구축하였다. 본 논문에서 제안한 NoC 구조는 기존의 VC 라우터 기반의 NoC에 비해 대역폭은 약 1-2% 정도 감소하였지만, 평균적으로 약 50%의 지연시간이 감소 효과를 보였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. NoC 통신 구조
Ⅲ. 관련 연구
Ⅳ. SOLA 구조 설계
Ⅴ. 실험 결과
Ⅵ. 결론
참고문헌
저자소개
참고문헌 (10)
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1. [학술지(정기간행물)] - Andrei Radulescu / 2005 / An Efficient On-Chip Network Interface Offering Guaranteed Services, Shared-Memory Abstraction, and Flexible Network Programming / IEEE Transaction on Computer-Aided Design of Integrated Circuits and Systems 24 (1) : 4 ~ 17
2. [학술지(정기간행물)] - Douglas Densmore / 2006 / A Platform-Based Taxonomy for ESL Design / IEEE Design and Test of Computers 23 (5) : 359 ~ 374
3. [학술지(정기간행물)] - Eui Bong Jung / 2006 / SONA: An On-Chip Network for Scalable Interconnection of AMBA-Based IPs / International Conference on Computational Science 4 : 244 ~ 251
4. [학술지(정기간행물)] - L. Benini / 2002 / Networks on Chips: a New SoC Paradigm / IEEE Computer 35 (1) : 70 ~ 78
5. [학술대회논문] - Li-Shiuan Peh / 2001 / A Delay Model and Speculative Architecture for Pipelined Routers / in Proceedings of International Symposium on High-Performance Computer Architecture : 255 ~ 266
2. [학술지(정기간행물)] - Douglas Densmore / 2006 / A Platform-Based Taxonomy for ESL Design / IEEE Design and Test of Computers 23 (5) : 359 ~ 374
3. [학술지(정기간행물)] - Eui Bong Jung / 2006 / SONA: An On-Chip Network for Scalable Interconnection of AMBA-Based IPs / International Conference on Computational Science 4 : 244 ~ 251
4. [학술지(정기간행물)] - L. Benini / 2002 / Networks on Chips: a New SoC Paradigm / IEEE Computer 35 (1) : 70 ~ 78
5. [학술대회논문] - Li-Shiuan Peh / 2001 / A Delay Model and Speculative Architecture for Pipelined Routers / in Proceedings of International Symposium on High-Performance Computer Architecture : 255 ~ 266
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