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논문 기본 정보

자료유형
학술저널
저자정보
양승원 (전북대학교) 이종열 (전북대학교)
저널정보
대한전기학회 전기학회논문지 전기학회논문지 제58권 제6호
발행연도
2009.6
수록면
1,241 - 1,245 (5page)

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As FFT(Fast Fourier Transform) processor is used in OFDM(Orthogonal Frequency Division Multiplesing) system. According to increase requirement about mobility and broadband, Research about low power and low area FFT processor is needed. So research concern in reduction of memory size and complex multiplier is in progress. Increasing points of FFT increase memory area of FFT processor. Specially, SRU(Signal Reordering Unit) has the most memory in FFT processor. In this paper, we propose a reduced method of memory size of SRU in FFT processor. SRU of 64, 1024 point FFT processor performed implementation by VerilogHDL coding and it verified by simulation. We select the APEX20KE family EP20k1000EPC672-3 device of Altera Corps. SRU implementation is performed by synthesis of Quartus Tool. The bits of data size decide by 24bits that is 12bits from real, imaginary number respectively. It is shown that, the proposed SRU of 64point and 1024point achieve more than 28%, 24% area reduction respectively.

목차

Abstract
1. 서론
2. FFT
3. Signal Reordering Unit
4. 구현
5. 결론
참고문헌
저자소개

참고문헌 (6)

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