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저자정보
이재진 (한국과학기술원) 정동윤 (삼성전자) 오인열 (한국과학기술원) 박철순 (지능형 RF 연구센터)
저널정보
한국전자파학회 한국전자파학회논문지 韓國電磁波學會論文誌 第21卷 第6號
발행연도
2010.6
수록면
670 - 680 (11page)

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본 논문에서는 0.13 ㎛ CMOS 공정을 사용하여, 이동단말기 탑재에 적합한 저 전력, 저 잡음 구조 개별 소자 (LNA, Mixer, VCO, frequency doubler, signal generator, down converter)들을 제안하고, 나아가 이를 하나의 칩으로 집적화 시킨 60 ㎓ 단일 칩 수신기 구조를 제안한다. 저전력화를 위해 current re-use 구조를 적용시킨 LNA의 경우, 11.6 ㎽ 의 전력 소모 시, 56 ㎓부터 60 ㎓까지 측정된 잡음지수(NF)는 4 ㏈ 이하이다. 저전력화를 위한 resistive mixer의 경우, Cgs의 보상 회로를 통하여 낮은 LO 신호 크기에서도 동작 가능하도록 하였다. －9.4㏈의 변환 이득을 보여주며, 20 ㏈의 LO-RF isolation 특성을 가진다. Ka-band VCO는 4.99 ㎽ 전력 소모 시측정된 출력 신호 크기는 27.4 ㎓에서 －3 ㏈m이 되며, 26.89 ㎓에서부터 1 ㎒ offset 기준으로 －113 ㏈c/㎐의 phase noise 특성을 보인다. 49.2 ㏈의 원신호 억제 효과를 보이는 Frequency Doubler는 총 전력 소모가 9.08 ㎽일 경우, －4 ㏈m의 27.1 ㎓ 입력 신호 인가 시 －53.2 ㏈m의 fundamental 신호(27.1 ㎓)와 －4.45㏈m의 V-band second harmonic 신호(54.2 ㎓)를 얻을 수 있었으며, 이는 －0.45 ㏈의 변환 이득을 나타낸다. 60 ㎓ CMOS 수신기는 LNA, resistive mixer, VCO, frequency doubler, 그리고 drive amplifier로 구성되어 있으며, 전체 전력 소모는 21.9 ㎽이다. WLAN과의 호환 가능성을 위하여, IF(Intermediate Frequency) bandwidth가 5.25㎓(4.75～10 ㎓)이며, RF 3 ㏈ bandwidth는 58 ㎓를 중심으로 6.2 ㎓이다. 이때의 변환 손실은 －9.5 ㏈이며, 7 ㏈의 NF와 －12.5 ㏈m의 높은 입력 P1 ㏈를 보여주고 있다. 이는 60 ㎓ RF 회로의 저전력화, 저가격화, 그리고 소형화를 통한 WPAN용 이동단말기의 적용 가능성을 입증한다.
#60 ㎓ #WPAN #CMOS #Millimeter-Wave #SoC

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 저전력 60 ㎓ 단일칩 수신기 설계
Ⅲ. Low-Power Single-chip Receiver
Ⅳ. Conclusion
참고문헌

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