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논문 기본 정보

저자정보
(부산대학교) (부산대학교) (부산대학교) (부산대학교) (삼성전자) (부산대학교)
저널정보
대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2007
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    초록·키워드

    This paper deals with the design and implementation of the 16-bit fixed point pipelined DSP (Digital Signal Processor). The designed DSP has 211 instructions, 6 level pipelines, 40-bit ALU, 17-bit X 17-bit parallel multiplier single-cycle MAC operation, 9 addressing modes, 2 address generators, 8 auxiliary registers and 2 auxiliary register arithmetic units, two 40-bit accumulators and internal RAM.
    The synthesizable RTL code of the DSP is coded with Verilog HDL and has a complexity of 69,860 in two input NAND gates. ... 전체 초록 보기

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