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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2009.11
- 수록면
- 341 - 344 (4page)
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Design space of an embedded SoC with configurable IP cores is huge and the architecture exploration is thus time-consuming. Tracedriven simulation is effective for simulation time reduction and various traces have been proposed to reuse simulation results for further explorations. However, the generation and access overheads of traces are significant and cannot be always ignored. This paper presents a systematic approach to integrate multiple traces to reduce the overall exploration time, where a simple model for exploration time estimation is provided for trace selection. In our experiments, 2~3-order speedup can be simply achieved once the traces are chosen appropriately.
목차
Abstract
1. Introduction
2. Design Space Exploration
3. Hierarchical Trace Simulation
4. Experimental Results
5. Conclusions
References
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