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A 3.2Gbps/pin transceiver for DDR memory interface
대한전자공학회 ISOCC
2006 .10
Pre-Emphasis 기능을 갖는 10Gbps 드라이버의 설계
대한전자공학회 학술대회
2005 .11
DDR 인터페이스의 구현
한국통신학회 학술대회논문집
2014 .01
Pulsed-Latch Circuits to Push the Envelope of ASIC Design
대한전자공학회 ISOCC
2010 .11
Single-Ended Pass Transistor Pulsed Latch
대한전자공학회 학술대회
2005 .05
Inter-pin skew compensation method for 3.2Gbps/pin DDR4 SDRAM interface
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2009 .07
Dynamic Latch Considering Low Current Consumption during Latch mode
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2003 .07
Dual Loop Hardened Latch Circuit for Low Power Application
대한전자공학회 ISOCC
2010 .11
2 .5 Gbps , 10 Gbps , 100 Gbps급 고속 광전송 장치
전자공학회지
1993 .04
Latch-up 방지를 위한 고속방전회로 설계
대한전기학회 학술대회 논문집
2012 .11
DDR4 메모리 Command 데이터의 압축률 향상을 위한 전처리 기법
대한전자공학회 학술대회
2018 .06
8-PAM transmitter with pre-emphasis technique
대한전자공학회 ISOCC
2012 .11
DRAM bus system을 위한 analog calibration 적용 Pre-emphasis Transmitter
대한전자공학회 학술대회
2006 .06
IGBT Mesh-Topology Modeling And Its Application To Latch-Up Performance
ICPE(ISPE)논문집
2001 .10
Device Description Repository System Using Extended DDR Interface
INTERNATIONAL CONFERENCE ON FUTURE INFORMATION & COMMUNICATION ENGINEERING
2009 .06
A 1V 2.8Gbps 0.18μm CMOS Inverter-Based Digital Differential Transmitter with Calibrations of Termination and Mismatch
대한전자공학회 ISOCC
2008 .11
Design of a CMOS 1.8V LVDS I/O for 3.2Gbps/pin
대한전자공학회 ISOCC
2004 .10
DDR 인터페이스를 위한 Clock phase checking 알고리즘
대한전자공학회 학술대회
2014 .06
A 3Gbps 16-bit Transmitter with Segmented Group-Inversion Encoding
대한전자공학회 ISOCC
2007 .10
CAE를 적용한 2열 시트 래치 평가
한국자동차공학회 춘계학술대회
2011 .05
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