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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.3
- 수록면
- 15 - 20 (6page)
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본 논문에서는 0.13㎛ CMOS 공정을 이용하여 초고속 디지털 인터페이스 응용을 위한 5-Gb/s 광 수신기를 구현하였다. 전치증폭기인 TIA 내에는 낮은 전원전압에서도 동작이 가능한 개선된 RGC 입력구조를 사용하였고, 리미팅 증폭기 내에서는 interleaving 능동피드백 기법 및 소스 디제너레이션 기법을 활용하였다. 이로써, 제안한 광 수신기의 칩 측정결과, 72dBΩ 트랜스임피던스 이득, 4.7GHz 대역폭, 및 400mVpp 차동 출력전압 스윙레벨을 얻었다. 또한, 단일 1.2V 전원전압에서 66mW의 낮은 전력을 소모하며, 칩 면적은 1.6×0.8mm² 이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론: 광 수신기 회로설계 및 칩 측정결과
Ⅳ. 결론
참고문헌
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