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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2011.12
- 수록면
- 1 - 8 (8page)
이용수
초록· 키워드
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This paper proposes a new input pattern generator for minimal leakage power in the nanometer CMOS technology considering all the leakage current components (sub-threshold leakage, gate tunneling leakage, band-to-band tunneling leakage). Using the accurate macro-model, a heuristic algorithm is developed to generate a input pattern for the minimum leakage. The algorithm applies to ISCAS85 benchmark circuits, and the results are compared with the results of Hspice. The simulation result shows that our method"s accuracy is within a 5% difference of the Hspice simulation results. In addition, the simulation time of our method is far faster than that of the Hspice simulation.
목차
Abstract
1. Introduction
2. Leakage Power
3. Input Pattern Generation
4. Data Retention Circuit
5. Simulation Results
6. Conclusion
References
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UCI(KEPA) : I410-ECN-0101-2014-004-001391721