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본 논문에서는 다이나믹 주파수 스케일링 (DFS) 카운터를 사용하여 코오스, 파인 조정 기능을 갖는 CMOS 듀티 사이클 보정회로를 제시한다. DFS 카운터는 디지털-아날로그 컨버터의 비트 스위칭 글리치를 감소시키기 때문에 제안하는 CMOS 듀티사이클 보정회로의 듀티 보정 범위를 증가시키고 지터 특성을 개선한다. 제안하는 회로는 0.18-㎛ CMOS 공정을 이용하여 설계되었다. 0.5-1.5GHz의 넓은 동작 주파수와 25-75%의 넓은 듀티 사이클 보정 범위 내에서 측정된 최대 출력 듀티 사이클 에러는 ±1.1%이다.
목차
Abstract
요약
Ⅰ. Introduction
Ⅱ. Proposed mixed-mode DCC architecture and circuit design
Ⅲ. Experimental Results
Ⅳ. Conclusion
참고문헌
참고문헌 (5)
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1. [학술대회논문] - B. Kim / 2005 / A 500MHz DLL with Second Order Duty Cycle Corrector for Low Jitter / IEEE Custom Integrated Circuits Conference : 325 ~ 328
2. [학술지(정기간행물)] - J. C. Ha / 2008 / Unified all-digital duty cycle and phase correction circuit for QDR I/O interface / IET Electronics Letters : 1300 ~ 1301
3. [학술지(정기간행물)] - 한상우 / 201111 / Hybrid duty-cycle corrector circuit with dual feedback loop / ELECTRONICS LETTERS 47 (24) : 1311 ~ 1
4. [학술지(정기간행물)] - S. K. Kao / 2006 / All-Digital Fast-Locked Synchronous Duty-Cycle Corrector / IEEE Trans. On Circuits and Systemsm 53 : 1363 ~ 1367
5. [학술대회논문] - P. Chen / 2007 / A Low power wide range duty cycle corrector based on pulse shrinking/stretching mechanism / IEEE Asian Solid-State Circuits Conference : 460 ~ 463
2. [학술지(정기간행물)] - J. C. Ha / 2008 / Unified all-digital duty cycle and phase correction circuit for QDR I/O interface / IET Electronics Letters : 1300 ~ 1301
3. [학술지(정기간행물)] - 한상우 / 201111 / Hybrid duty-cycle corrector circuit with dual feedback loop / ELECTRONICS LETTERS 47 (24) : 1311 ~ 1
4. [학술지(정기간행물)] - S. K. Kao / 2006 / All-Digital Fast-Locked Synchronous Duty-Cycle Corrector / IEEE Trans. On Circuits and Systemsm 53 : 1363 ~ 1367
5. [학술대회논문] - P. Chen / 2007 / A Low power wide range duty cycle corrector based on pulse shrinking/stretching mechanism / IEEE Asian Solid-State Circuits Conference : 460 ~ 463
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