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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.10
- 수록면
- 107 - 112 (6page)
이용수
초록· 키워드
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본 논문에서는 GF(2<sup>m</sup>) 상에서 빠른 나눗셈을 수행하기 위한 하드웨어 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복구조의 GF 나눗셈기를 설계한다. 제안한 알고리듬은 표준기저 표기법을 이용하며, 기존의 확장 이진 GCD 알고리듬을 기본으로 하고 있다. 기존 알고리듬의 경우 나눗셈 연산 결과를 얻기 위해서 주로 m-비트 크기 비교기를 사용하지만, 본 논문에서는 단지 두 개의 1-비트 플래그를 사용하여 연산시간을 단축시킨다. 구현 결과를 통하여 제안한 기법이 수행 속도 및 사용 면적의 비교에서의 성능 개선을 확인하였다. 반복구조의 163-비트 나눗셈기는 Verilog HDL을 사용하여 FPGA로 구현되었고, Xilinx Virtex4 FPGA 디바이스 상에서 약 359MHz로 동작한다.
목차
Abstract
요약
Ⅰ. Introduction
Ⅱ. Related works
Ⅲ. Fast division algorithm and hardware design
Ⅳ. Implementation results
Ⅴ. Conclusion
References
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UCI(KEPA) : I410-ECN-0101-2014-566-001092593