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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2012.11
- 수록면
- 374 - 377 (4page)
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In this work, we present an embedded DRAM utilizing logic-compatible 2T gain cell. The memory cells are composed of a high-VTH write NMOS and a standard read NMOS. Due to the combination of low off-leakage write device and high mobility read device, this NMOS-based hybrid gain cell provides much improved data retention and read performance. At 1.2 V and 85 ℃, the proposed bit-cell achieves 1.1× longer standby retention and 4.4× longer write disturbance retention compared to the PMOS-only 2T cell. The memory arrays operate with a logic-compatible supply voltage; /CS controlled 128-row refresh; and nondestructive read with speed comparable to 6T SRAM but 65 % smaller cell area. Design results from a test chip in a 130 ㎚ logic CMOS technology exhibit the effectiveness of the proposed embedded memory techniques.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. GAIN CELL STRUCTURE AND OPERATION
Ⅲ. CHIP DESIGN AND RESULTS
Ⅳ. SUMMARY
REFERENCES
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UCI(KEPA) : I410-ECN-0101-2014-569-000729945