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논문 기본 정보

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학술저널
저자정보
최혁환 (국립부경대학교) 권태하 (국립부경대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제13권 제11호
발행연도
2009.11
수록면
2,378 - 2,384 (7page)

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본 논문에서는 1㎲ 이하의 아주 짧은 위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. 0.18 ㎛ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 0.9㎲ 이다. 입력과 출력 주파수는 각각 162.5MHz, 2.6GHz이다.

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 제안된 위상고정루프 구조
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
참고문헌

참고문헌 (5)

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