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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.3
- 수록면
- 59 - 64 (6page)
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본 논문에서는 태스크에 따른 저전력 알고리즘을 제안하였다.
태스크는 시스템의 작업 수행에 필요한 프로세서의 내부와 외부의 자원을 의미한다. 태스크에 따라 저전력 회로를 구현하기 위해서는 각각의 태스크에 대한 생존시간과 호출횟수를 분석한다. 회로 전체의 소모 전력을 감소하기위해서는 소모 전력이 가장 높은 태스크의 소모 전력을 우선 줄여 저전력 회로를 구현할 수 있다. 따라서 소모 전력이 최대인 태스크를 우선 선별하여야 한다. 소모 전력이 최대인 태스크는 태스크의 생존시간과 호출횟수를 고려하여 순위를 선정한다. 태스크의 생존시간이 길면서 호출횟수가 많은 태스크의 경우 가장 큰 소모 전력을 발생시키는 태스크이므로 소모 전력을 감소시킬 최우선순위가 된다. 소모 전력이 최대인 태스크로부터 생존 시간과 호출횟수를 이용하여 저전력 회로로 구현하기 위한 주파수를 결정하여 회로 전체의 소모 전력을 감소시킨다. 또한, 생존 시작 시간에서 생존 마지막 시간까지 계속해서 최소의 소모 전력으로 태스크를 유지시켜 전체 소모 전력을 감소시킨다.
실험 결과 [7] 알고리즘에 비해 5.43%의 전력 소모가 감소된 결과를 나타내었다.
태스크는 시스템의 작업 수행에 필요한 프로세서의 내부와 외부의 자원을 의미한다. 태스크에 따라 저전력 회로를 구현하기 위해서는 각각의 태스크에 대한 생존시간과 호출횟수를 분석한다. 회로 전체의 소모 전력을 감소하기위해서는 소모 전력이 가장 높은 태스크의 소모 전력을 우선 줄여 저전력 회로를 구현할 수 있다. 따라서 소모 전력이 최대인 태스크를 우선 선별하여야 한다. 소모 전력이 최대인 태스크는 태스크의 생존시간과 호출횟수를 고려하여 순위를 선정한다. 태스크의 생존시간이 길면서 호출횟수가 많은 태스크의 경우 가장 큰 소모 전력을 발생시키는 태스크이므로 소모 전력을 감소시킬 최우선순위가 된다. 소모 전력이 최대인 태스크로부터 생존 시간과 호출횟수를 이용하여 저전력 회로로 구현하기 위한 주파수를 결정하여 회로 전체의 소모 전력을 감소시킨다. 또한, 생존 시작 시간에서 생존 마지막 시간까지 계속해서 최소의 소모 전력으로 태스크를 유지시켜 전체 소모 전력을 감소시킨다.
실험 결과 [7] 알고리즘에 비해 5.43%의 전력 소모가 감소된 결과를 나타내었다.
목차
요약
Abstract
1. 서론
2. 관련연구
3. 저전력 알고리즘
4. 실험결과
5. 결론
References
참고문헌 (9)
참고문헌 신청
1. [단행본] - A. Chandrakasan / 1995 / Low power digital CMOS design / Kluwer Academic Publishers
2. [학술대회논문] - Qing Wu / 1997 / Clock-Gating and Its Application to Low Power Design of Sequential Circuits / IEEE Custom Interated Circuits Conference : 479 ~ 482
3. [학술대회논문] - D. Garrett / 1999 / Challenges in clock gating for a low-power ASIC methodology / Proc. ISLPED : 176 ~ 181
4. [학술지(정기간행물)] - T. Mudge / 2001 / power : a first-class architectural design constraint / IEEE COMPUT 34 (4) : 52 ~ 58
5. [학술지(정기간행물)] - Pietro Babighian / 2005 / A Scalable Algorithm for RTL Insertion of Gated Clocks Based on ODCs Computation / IEEE transactions on Computer-Aided Design of Integrated Circuits And Systems 24 (1) : 29 ~ 42
2. [학술대회논문] - Qing Wu / 1997 / Clock-Gating and Its Application to Low Power Design of Sequential Circuits / IEEE Custom Interated Circuits Conference : 479 ~ 482
3. [학술대회논문] - D. Garrett / 1999 / Challenges in clock gating for a low-power ASIC methodology / Proc. ISLPED : 176 ~ 181
4. [학술지(정기간행물)] - T. Mudge / 2001 / power : a first-class architectural design constraint / IEEE COMPUT 34 (4) : 52 ~ 58
5. [학술지(정기간행물)] - Pietro Babighian / 2005 / A Scalable Algorithm for RTL Insertion of Gated Clocks Based on ODCs Computation / IEEE transactions on Computer-Aided Design of Integrated Circuits And Systems 24 (1) : 29 ~ 42
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