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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2014.6
- 수록면
- 207 - 210 (4page)
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According to Moor‘s law, Scaling of memory was continued but scaling of tow-dimensional structure was reached the limit at 10nm process. Consequently three-dimensional structure was discussed and produced. Nowadays 24 stacks memory was produced. But we need to study problem that is generated by continued increasing of stack for improving integration.
We composed BiCS structure with previously discussed three-dimensional structure. And we found problem that occur according to increasing stacks level in one string from changing characteristic of drain current following gate voltage changing. In this paper, we describe improvement direction of occurrence problem by the above analysis.
We composed BiCS structure with previously discussed three-dimensional structure. And we found problem that occur according to increasing stacks level in one string from changing characteristic of drain current following gate voltage changing. In this paper, we describe improvement direction of occurrence problem by the above analysis.
목차
Abstract
I. 서론
II. Cell의 적층수에 따라 전달특성 차이에 영향을 미치는 요인
Ⅲ. 3차원 NAND Flash memory의 적층수 증가에 따른 문턱전압 산포 특성 결과
Ⅳ. Cell들의 Control Gate층 두께를 각각 다르게 하여 문턱전압 산포 개선
Ⅳ. 결론 및 향후 연구 방향
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