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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2013.11
- 수록면
- 64 - 67 (4page)
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This paper presents a new low-power adiabatic logic structure called Clocked CMOS Adiabatic Logic (CCAL), which is based on the Clocked CMOS logic. CCAL is powered by two complementary sinusoidal supply clocks. To demonstrate the energy efficiency of CCAL, eight-inverter chain is simulated to show the energy comparison among CCAL, Quasi-Static Energy Recovery Logic (QSERL) and conventional static CMOS with the Rohm 0.18 ㎛ process. The simulation results indicate that CCAL implementation reduces about 40% energy at 200 ㎒ compared to the static CMOS. And below 100 ㎒ CCAL eightinverter chain always has lower dissipation than the QSERL implementation.
목차
Abstract
Ⅰ. Introduction
Ⅱ. Clocked CMOS Adiabatic Logic
Ⅲ. Power Analysis and Comparison
Ⅳ. Conclusion
References
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