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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2013.11
- 수록면
- 302 - 305 (4page)
이용수
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In order to increase the frequency locking range, a delay-locked loop (DLL) circuit with frequency to voltage converter (FVC) and phase select circuit is described. For the low power dissipation consideration, the circuit’s bias current is keep at lower level. The simulation results show that the operating frequency range extend from 106 ㎒ ~ 151 ㎒ to 54 ㎒ ~ 250 ㎒, and the power dissipation increases from 2.47 ㎽ ~ 3.33 ㎽ to 6.7 ㎽ ~ 14 ㎽.
목차
Abstract
Introduction
Architecture
Simulation Results and Discussion
Conclusion
References
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