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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.3 No.6
- 발행연도
- 2014.12
- 수록면
- 353 - 357 (5page)
이용수
초록· 키워드
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This paper, presents an efficient hardware architecture of high performance SVC(Scalable Video Coding). This platform uses dedicated hardware architecture to improve its performance. The architecture was prototyped in Verilog HDL and synthesized using the Synopsys Design Compiler with a 65nm standard cell library. At a clock frequency of 266MHz, This platform contains 2,500,000 logic gates and 750,000 memory gates. The performance of the platform is indicated by 30 frames/s of the SVC encoder Full HD(1920x1080), HD(1280x720), and D1(720x480) at 266MHz.
목차
Abstract
1. Introduction
2. Architecture of Scalable Video Encoder
3. Proposed Hardware Module Design
4. Simulation and Verification
5. Conclusion
References
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UCI(KEPA) : I410-ECN-0101-2016-569-001272534